정적 메모리 셀들을 위한 방법들 및 장치들이 개시된다. 정적 메모리 셀은 제 1 백 게이트 노드를 포함하는 제 1 패스 게이트 트랜지스터 및 제 2 백 게이트 노드를 포함하는 제 2 패스 게이트 트랜지스터를 포함할 수 있다. 정적 메모리 셀은 제 3 백 게이트 노드를 포함하는 제 1 풀 다운 트랜지스터; 및 제 4 백 게이트 노드를 포함하는 제 2 풀 다운 트랜지스터를 포함할 수 있다. 제 1 풀 다운 트랜지스터의 소스 노드, 제 2 풀 다운 트랜지스터의 소스 노드, 제 1, 제 2, 제 3 및 제 4 백 게이트 노드들은 공통 노드를 형성하도록 서로 전기적으로 커플링된다.